基础理论
数字电路基础
结合节点目标，安排适合自己的练习。
建议预留 600 分钟
学习目标
- 掌握布尔代数与逻辑化简
- 理解组合逻辑电路分析与设计
- 掌握时序逻辑电路（触发器、寄存器、计数器）
- 学会状态机设计与状态编码
关键概念
- 布尔代数
- 组合逻辑
- 时序逻辑
- 状态机
- 逻辑门
- 触发器
- 锁存器
为什么学习
- 数字IC设计的最底层硬件基础
如何检验理解
- 能独立分析简单数字电路图
- 能手工设计一个计数器/序列检测器
- 能用波形图描述电路行为
基础理论
计算机组成原理
结合节点目标，安排适合自己的练习。
建议预留 720 分钟
学习目标
- 理解CPU的基本组成与指令执行流程
- 掌握流水线结构及其冒险处理
- 理解Cache的工作原理与存储层次
关键概念
- 指令集架构
- 数据通路
- 流水线
- 存储层次
- Cache
- 总线
为什么学习
- 理解CPU/SoC架构的必备知识
如何检验理解
- 能解释一条指令在CPU中的执行过程
- 能画出5级流水线结构图
- 能分析Cache命中率对性能的影响
核心技能
Verilog/VHDL硬件描述语言
结合节点目标，安排适合自己的练习。
建议预留 1200 分钟
学习目标
- 掌握Verilog基本语法与常用结构
- 能编写可综合RTL代码
- 能编写testbench进行仿真验证
- 区分可综合与不可综合的代码风格
关键概念
- 模块化设计
- 组合逻辑描述
- 时序逻辑描述
- testbench编写
- 仿真与调试
为什么学习
- 数字IC设计工程师的核心编程语言
如何检验理解
- 独立完成Verilog模块的设计与仿真
- 代码能通过综合工具检查
- 能编写自检testbench并分析波形
工具技能
Linux与EDA工具基础
结合节点目标，安排适合自己的练习。
建议预留 480 分钟
学习目标
- 掌握Linux常用命令与文件操作
- 能使用VCS或NC-Sim进行RTL仿真
- 了解Design Compiler综合流程
- 能编写简单的Makefile管理项目
关键概念
- Linux基本命令
- Shell脚本
- VCS/NC-Sim仿真
- Synopsys DC综合
- Makefile
为什么学习
- 实际工作中每天都会用到的开发环境
如何检验理解
- 能在Linux环境下完成仿真流程
- 能读懂综合报告
- 能用Shell脚本自动化简单任务
核心技能
数字电路设计与综合
结合节点目标，安排适合自己的练习。
建议预留 1080 分钟
学习目标
- 掌握RTL设计方法论（状态机、流水线、握手协议）
- 理解逻辑综合流程与约束编写
- 能分析综合报告并进行面积/时序优化
- 掌握跨时钟域同步方法
关键概念
- RTL设计方法学
- 时序约束
- 逻辑综合
- 面积与功耗优化
- SDC约束
为什么学习
- 从RTL到门级网表的关键环节
如何检验理解
- 能完成一个中型RTL模块的设计与综合
- 能写出正确的时序约束文件
- 能根据综合报告定位并优化关键路径
核心技能
功能验证方法学
结合节点目标，安排适合自己的练习。
建议预留 1200 分钟
学习目标
- 理解验证在整个芯片设计中的重要性
- 掌握定向测试与简单随机测试方法
- 了解覆盖率类型（代码/功能/翻转）
- 能使用断言进行基本检查
关键概念
- 验证计划
- 定向测试
- 随机测试
- 覆盖率驱动验证
- 断言验证
为什么学习
- 芯片设计中验证占据60%+的工作量
如何检验理解
- 能为一个模块编写完整的验证计划
- 仿真覆盖率达标
- 能通过断言快速定位设计bug
进阶技能
低功耗设计与静态时序分析
结合节点目标，安排适合自己的练习。
建议预留 900 分钟
学习目标
- 掌握常用低功耗设计技术（时钟门控、DVFS）
- 理解静态时序分析（STA）的基本概念
- 能阅读时序报告并进行基本时序分析
关键概念
- 时钟门控
- 电源门控
- 多电压域
- STA时序检查
- setup/hold时序
为什么学习
- 实际项目中必须掌握的进阶技能
如何检验理解
- 能在RTL中实现时钟门控
- 能解释setup/hold违例的原因与修复方法
- 能读懂PrimeTime时序报告
进阶技能
SoC架构与总线协议
结合节点目标，安排适合自己的练习。
建议预留 720 分钟
学习目标
- 掌握AMBA总线协议（AXI/AHB/APB）的基本时序
- 理解SoC的基本架构与组件
- 了解DMA、中断、时钟/复位等常用IP的工作方式
关键概念
- AMBA总线（AXI/AHB/APB）
- SoC架构
- DMA
- 中断控制器
- 片内互联
为什么学习
- 现代芯片都是SoC，理解架构才能做好项目
如何检验理解
- 能写出符合AXI协议的简单slave模块
- 能画出SoC架构框图并解释各组件作用
- 能在项目中正确使用总线接口
项目实战
IP设计与项目实战
结合节点目标，安排适合自己的练习。
建议预留 2400 分钟
学习目标
- 完成至少2-3个IP模块（UART、I2C、FIFO等）的设计验证
- 掌握正规的项目开发流程与文档编写
- 学会使用Git进行版本管理
关键概念
- IP设计流程
- UART/I2C/SPI外设设计
- 项目规划与文档
- 代码规范
- 版本管理
为什么学习
- 从理论到实践的跨越，积累面试和实习需要的项目经验
如何检验理解
- 有可展示的完整项目代码仓库
- 能清晰讲解项目架构与设计决策
- 代码风格规范、仿真报告完整
项目实战
笔试面试准备
结合节点目标，安排适合自己的练习。
建议预留 1200 分钟
学习目标
- 系统复习笔试常考知识点（状态机、跨时钟域、异步FIFO）
- 能熟练在白板上写Verilog代码
- 准备一份高质量的简历与项目介绍
关键概念
- 常考知识点梳理
- 手撕Verilog代码
- 笔试题刷题
- 面试技巧
- 简历准备
为什么学习
- 找实习的最后一步，系统准备面试
如何检验理解
- 能流畅回答常见面试问题
- 能当场写出状态机/FIFO等代码
- 投递的简历能获得面试机会
前置关系与知识联系
- 数字电路基础 → Verilog/VHDL硬件描述语言
- 计算机组成原理 → SoC架构与总线协议
- Verilog/VHDL硬件描述语言 → 数字电路设计与综合
- Verilog/VHDL硬件描述语言 → 功能验证方法学
- Linux与EDA工具基础 → 数字电路设计与综合
- Linux与EDA工具基础 → 功能验证方法学
- 数字电路设计与综合 → 低功耗设计与静态时序分析
- 数字电路设计与综合 → IP设计与项目实战
- 功能验证方法学 → IP设计与项目实战
- 低功耗设计与静态时序分析 → 笔试面试准备
- SoC架构与总线协议 → IP设计与项目实战
- IP设计与项目实战 → 笔试面试准备
结合互动地图查看具体关系类型，再选择下一步。